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Veuillez utiliser cette adresse pour citer ce document : http://hdl.handle.net/123456789/3698

Titre: Etude et Implémentation et Intégration de L’algorithme De Chiffrement AES-IP Core dans les architectures applicatives
Auteur(s): FILALI, Mohamed Amine
Encadreur: GAFOUR, Abdelkader
Mots-clés: AES
IP Core
FPGA
Virtex
Xilinx
Date de publication: 26-jui-2022
Résumé: الملخص(بالعربية): وزرع FPGA ھدفنا من رسالةھدهیتلخصفيانجازخوارزمیةتحققعلىدارةرقمیةمننوعیة . VIRTEX التشفیرمستعملیندارةمبرمجةمننوع وطریقةزرعھا. وإمكانیةزرعھاواختیار AES IP COREفيالمرحلةالأولينقومبدراسةالخوارزمیة الشروطالضروریةلتحقیقھدهالھندسة. فيالمرحلةالثانیةنقومبدراسةالمتوازیةالتشفیروإمكانیةزرعھاوقیاسمردودیتھاوالنتائج المتحصلعلیھاتدلأنناحققنامردودیةعالیةمقارنةمعبعضالنتائج. ---------------------------------------------- Résumé (Anglais) : The researchdetailed in this document deal with the design and implementation of a hardware integrated circuit intended to beused as a cryptographicsub-system in secure software. Block ciphers are used in the system secures. It communications are proposed to ensureconfidentiality in the exchange of data through communication systemswith high performance. Several aspects in thiscontext must betakenintoconsideration In particular. The crypto system must be on. The security of a block cipheralgorithmis generallyverified by itsresistanceagainstknownattacks. The second aspect is related to the implementation of the algorithmwhich must have high throughput. The workpresented in thispaper proposes a study and implementation of a symmetricencryptionalgorithmcombinedwith a secure, real-time using a programmable chip of XILINX type of communication system AES block. In thiscontext, wedesigned architecture of AES IP Core algorithm design methodologyis as follows: Proceed to a software implementation of this architecture in order to validate and choose the layoutconstraints on digital circuit and finallyaddress the. Actual hardware implementation by a behavioral description of architecture using VHDL. Functional a simulation using the Model Sim simulator and finally a logic synthesisusingVivado 2020.2 Foundation ---------------------------------------------- Résumé (Français) : Les chiffrements par bloc sont largement utilisés dans le système de communications sécurisés. Ils sont proposés afin de d’assurer la confidentialité dans l’échange des données à travers les systèmes de communication avec des performances élevées .dans ce contexte plusieurs aspects doivent être pris en considération. En particulier. Le crypto système doit être sur. La sécurité d’un algorithme de chiffrement par blocs est généralement vérifiée par sa résistance contre les attaques connus. le second aspect est lie à l’implémentation de l’algorithme qui doit avoir un débit élevé. Le travail présenté dans ce mémoire, propose une étude et ’implémentation d’un algorithme de chiffrement symétrique par bloc AES IP combiné à un système de communication sécurisé, en temps réel en utilisant un circuit programmable FPGA de type Virtex de XILINX. Dans ce cadre nous avons conçu une architecture Core de algorithme AES .la méthodologie de conception est la suivante :procéder à une implantation logiciel de cette architecture afin de pouvoir la valider .puis choisir les contraintes d’implantation sur circuit numérique et enfin aborder l’implantation matérielle proprement dite par une description comportementale de architecture à l’aide de langage VHDL .une simulation Fonctionnelle à l’aide du simulateur Model Sim et enfin une synthèse logique à l’aide de synthétiseur XST de Vivado 2020.2
Description: Doctorat en sciences
URI/URL: http://hdl.handle.net/123456789/3698
Collection(s) :Informatique

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